1. eda课设数字钟设计

可以使用eda软件。先制作电路图，输入程序，编译，导入对应的单片机或模拟器

2. EDA数字钟设计

智能光电技术应用专业学习的主要课程有：电光源原理、电光源制造与测试技术、电光源设计、照明工程设计、照明工程与施工、单片机原理与应用、Protel电路板设计与制作、光电系统设计。

智能光电技术应用专业是一门专科专业。本专业培养德、智、体、美全面发展，具有良好职业道德和人文素养，掌握电光源、照明工程、光电一体化的相关知识，具备电光源的生产检测和应用能力，照明工程的设计、实施、运维能力，光电一体化系统的分析设计、安装调试、运维能力高素质技术技能人才。

补充材料：

智能光电技术应用专业就业方向：

主要面向光电产品的生产和应用行业，在电光源生产测试、照明工程设计实施、光电一体化系统设计与实施等岗位群，从事电光源、照明工程与光电系统的设计、检测、装调、运行维护、采购、销售和服务等工作。

3. eda课设电子时钟

单片机其各引脚的功能如下：TCC：外部计数输入脚；OSCO：振荡输出脚； VDD：正电源输入脚；OSCI：晶振或RC振荡输入脚；NC：空脚；RESET：复位输入端，低电平有效；VSS：接地脚；INT：外部中断输入脚，下降沿输入有效；P50～P57：双向I／O引脚；P60～P67：双向I／O引脚，可通过软件规划成有内部提升电阻；

4. eda电子钟课程设计

Verilog HDL 有多中描述风格，具体可以分为：结构描述，数据流描述，行为描述，混合描述。

结构描述是指通过调用逻辑原件，描述它们之间的连接来建立逻辑电路的verilog HDL模型。这里的逻辑元件包括内置逻辑门、自主研发的已有模块、商业IP模块。所以结构描述也分为门级结构描述和模块级结构描述。通过观察是否有功能模块或原语的实例化可以判断是否有结构描述。

数据流描述是指根据信号之间的逻辑关系，采用持续赋值语句描述逻辑电路的方式。通过观察是否使用assign赋值语句可以判断是否有数据流描述。

行为描述是指只注重实现的算法，不关心具体的硬件实现细节。这与C语言编程非常类似。通过观察是否使用initial 或always语句块可以判断是否有行为描述。

混合描述是指以上几种描述方法都存在的一种描述方式。具体在一个工程中，不可能只是用单独哪一种描述方式，一般都是各种描述方式的混合。

逻辑电路的结构描述侧重于表示一个电路由哪些基本元件组成，以及这些基本元件的相互连接关系。逻辑电路的数据流描述侧重于逻辑表达式以及Verilog HDL中运算符的灵活运用。逻辑电路的行为描述侧重于电路的输入输出的因果关系（行为特性），即在何种输入条件下，产生何种输出（进行何种操作），并不关心电路的内部结构。EDA综合工具能自动将行为描述转换成电路结构，形成网表文件。当电路规模较大货时序关系较为复杂时，通常采用行为描述方式进行设计。

在数字电路设计中，寄存器传输级（RTL）描述在很多情况下时钟能够被逻辑综合工具接受的行为级和数据流级的混合描述。因此RTL级描述的目标就是可综合，而行为级描述的目标就是实现特定的功能而没有可综合的限制。并不是所有的行为级描述都可以被综合。同样是for语句，如果循环条件是常数，就是RTL的，如果是变量，就是行为级的。

5. eda课程设计电子钟

基于VHDL语言的汽车尾灯控制电路的设计 摘要:本课题主要是基于可编程逻辑器件，使用硬件描述语言VHDL，采用“自顶向下”的设计方法编写程序实现汽车尾灯的控制，并对控制器进行编程下载，它的体积小，功耗低，成本低，安全可靠，能实现控制器的在系统编程，其升级与改进极为方便。 关键词: VHDL 汽车尾灯控制 时钟信号 1. 尾灯控制电路总框图， 根据电路总框图的描述，我们大概可以了解到整个汽车控制尾灯的工作原理，从中我们可以发现当左右转信号同时有效时，6盏灯的闪烁是通过一个与非门实现的。并且可以获知本次设计的汽车尾灯控制电路主要分为三个模块，即控制模块，左转LFTA模块和右转RITA模块。了解到这几点，就可以对本次设计作较为详尽的解释。 2.模块KONG。 模块KONG如图所示，此为整个程序的控制模块。程序如下: Library ieee; Use ieee.std_logic_1164.all; Entity kong is Port(left,right:in std_logic; Lft,rit,lr:out std_logic); End kong; Architecture kong_logic of kong is Begin Process(left,right) Variable a:std_logic_vector(1 downto 0); Begin A:=left & right; Case a is When”00”=>lft<=’0’; Rit<=’0’; Lr <=’0’; When”10”=>lft<=’1’; Rit<=’0’; Lr <=’0’; When”01”=>rit<=’1’; Lft<=’0’; Lr <=’0’; When other=>rit<=’1’; lft<=’1’; lr<=’1’; end case; end process; end kong_arc; 控制模块首先使用了库说明语句:library ieee; Use ieee.std_logic_1164.all 使用ieee库中的std_logic_1164程序包的全部资源。此控制模块定义的实体名为kong。在程序中要求实体名与存储的文件名一致。实体名为kong，则存储的文件名为kong.vhd。且此段程序包有5个端口，其名称分别为left. Right. Lft. Rit. Lr 。left 和right的端口方式是输入，lft, rit, lr 是输出，他们的端口类型都是std_logic的数据类型。实体说明部分结束以后，就是结构体的说明部分。结构体是整个VHDL语言中至关重要的一个组成部分，这个部分给出模块的具体说明，指定输入与输出之间的行为。结构体对实体的输入输出关系可以用三种关进行描述，即行为描述，寄存器传输描述和结构描述。只不过结构体的框架是完全一样的。本结构体中包含有一个进程语句，进程语句中又包含有两个敏感量process(left ,right),从begin开始到end process结束是一组顺序执行语句，ieee标准数据类型“std_logic_vector”定义了两位位矢量1downto 0，变量为a。程序往下把left和right的与赋值给a，下面便执行case语句了 ，case语句是无序的，所以所有条件表达式的值都是并行处理的。当条件表达式的值为”00”时则把lft ,rit ,lr,都变为0，所有信号都无效。当条件表达式为”10”时,左转信号lft有效，其它信号都无效，当条件表达式的值为”01”时右转信号rit有效，其余的无效。若条件表达式为其它的情况的话，那么就将rit ,lft ,lr 全部置1，即全部有效。最后结束case语句 end case .结束进程和结构体语句。 3. 模块LFTA 源程序: Library ieee; Use ieee.std_logic_1164.all; Entity lfta is Port(en,clk,lr:in std_logic; L2,l1,l0:out std_logic); End lfta; Architecture lft_arc of lfta is Begin Process(clk,en,lr) Variable tmp:std_logic_vector(2 downto 0); Begin If lr=’1’ then Tmp:=”111”; Elsif en=’0’ then Tmp:=”000”; Elsif clk’event and clk=’1’ then If tmp=”000” then Tmp:=”001”; Else Tmp:=tmp(1 downto 0) & ‘0’; End if ; End if; L2<=tmp(2); L1<=tmp(1); L0<=tmp(0); End process; End lft_arc; 模块LFTA同样使用了ieee库语句，定义的实体名为lfta，其共分为六个端口即en,clk,lr,l2,l1,l0,其中en,clk,lr为输入,l2,l1,l0的端口方式为输出，而它的端口类型同样也为std_logic数据类型。LFTA程序中结构体名为lft_arc,实体名为lfta 。结构体中包含有一个进程，共定义了三个敏感量clk,en,lr,设变量名tmp为2 downto 0 的三位位矢量。当左右开关同时接通时lr有效，即lr=1,此时tmp:=”111”右边的三盏灯全亮起来，当tr=1时但en=0则左边三盏灯全灭不亮。而如果这两种情况都不是的话，那么lr=’0’时当时钟上升沿脉冲到来时，如果tmp=”000”则左边第一盏灯亮，否则就将tmp(1 downto 0)和’0’的与赋值给tmp,那么依次左边的三盏灯就能实现从左到右按次序亮灭了。最后将tmp(2)送到l2，tmp(1)送到l1，tmp(0)送到lo，结束程序和结构体。这就是在实现左转弯的时候执行的程序的全过程。通过对左转的理解，右转弯就很容易了，其执行的过程和左转弯的时候非常相似的 。我们也可发现LFTA模块的功能是当左转时控制左边的三盏灯，当左右转信号都有效时，输出为全’1’。下面来看一下右转弯控制模块。 4.模块RITA 源程序: Library ieee; Use ieee.std_logic_1164.all; Entity rita is Port(en,clk,lr:in std_logic; R2,r1,r0:out std_logic); End rita; Architecture rit_arc of rita is Begin Process(clk,en,lr) Variable tmp:std_logic_vector(2 downto 0); Begin If lr=’1’ then Tmp:=”111”; Elsif en=’0’ then Tmp:=”000”; Elsif clk’event and clk=’1’ then If tmp=”000” then Tmp:=”100”; Else Tmp:=’0’ & tmp(2 downto 1); End if; End if ; R2<=tmp(2); R1<=tmp(1); R0<=tmp(0); End process; End rit_arc; 和左转弯时候的相同，右转弯时再次使用了ieee的库说明，这样我们可以很清楚的理解了右转弯的原理，此时库定义的实体名为rita，对于实体名前面已经讲过了不再重复了，同样的程序包中还是使用了6个端口en ,clk,lr,r2,r1,r0. en ，clk, lr的端口方式是输入，r2,r1,r0的端口方式是输出。结构体中和左转时相同引入一个进程同时和三个敏感量:clk,en,lr。变量tmp为2downto 0的三位位矢量。当左右开关同时接通时lr=’1’，那么此时变量tmp=’111’，即右面的三盏灯都有信号，三盏灯全亮。否则lr=’0’，当en=’0’时，tmp=’000’，即三盏灯全灭掉。Elsif clk’event and clk=‘1’即当时钟脉冲上升沿到来时，en=’1’,如果tmp=”000”,就把”100”送到tmp 此时右边的第一盏灯亮。否则就把’0’和tmp(2 downto 1)的与送到tmp，则依次为右边第一盏灯，第二盏，第三盏亮。然后结束if语句。这个之后就和左转的程序是一样的了，将tmp(2)中的数值送到r2,将tmp(1)中的数值送到r1,将tmp(0)中的数据送到r0,然后结束进程语句和整个结构体语句。那么到这里整个汽车尾灯的VHDL程序控制就结束了。 5.结论: 本次设计用到了硬件描述语言VHDL实现了对汽车尾灯的控制，总结整个设计程序我们可以发现一些问题; 设计中的优点:基本实现了汽车在运行时候尾灯点亮方式的各种情况。 设计中的不足:由于在行车的时候都是用开关控制的，所以每一个开关应该有一个消除机械振动的装置，可以利用基本RS触发器来实现，所以在条件允许的情况下可以对整个设计进行进一步的改进。 6.参考资料: 王振红 《VHDL数字电路设计与应用实践教程》 机械工业出版社 2006年1月 彭容修 《数字电子技术基础》 武汉理工大学出版社 2005年9月 潘松 黄继业 《EDA技术与VHDL》 清华大学出版社 2006年11月 2009.12.27 library ieee; use ieee.std_logic_1164.all; entity ZHUKONG is Port(left,right:in std_logic; Lft,rit,lr:out std_logic); end; architecture kong_arc of ZHUKONG is begin Process(left,right) Variable a:std_logic_vector(1 downto 0); Begin A:=left & right; Case a is When"00"=>lft<='0'; Rit<='0'; Lr <='0'; When"10"=>lft<='1'; Rit<='0'; Lr <='0'; When"01"=>rit<='1'; Lft<='0'; Lr <='0'; When others=>rit<='1'; lft<='1'; lr<='1'; end case; end process; end kong_arc; library ieee; use ieee.std_logic_1164.all; entity LFTA is Port(en,clk,lr:in std_logic; L2,l1,l0:out std_logic); end; architecture lft_arc of LFTA is begin Process(clk,en,lr) Variable tmp:std_logic_vector(2 downto 0); Begin If lr='1' then Tmp:="111"; Elsif en='0' then Tmp:="000"; Elsif clk'event and clk='1' then If tmp="000" then Tmp:="001"; Else Tmp:=tmp(1 downto 0) & '0'; End if; End if; L2<=tmp(2); L1<=tmp(1); L0<=tmp(0); End process; end lft_arc; library ieee; use ieee.std_logic_1164.all; entity RITA is Port(en,clk,lr:in std_logic; R2,r1,r0:out std_logic); end; architecture rit_arc of RITA is begin Process(clk,en,lr) Variable tmp:std_logic_vector(2 downto 0); Begin If lr='1' then Tmp:="111"; Elsif en='0' then Tmp:="000"; Elsif clk'event and clk='1' then If tmp="000" then Tmp:="100"; Else Tmp:='0' & tmp(2 downto 1); End if; End if ; R2<=tmp(2); R1<=tmp(1); R0<=tmp(0); End process; end rit_arc;